1.什么是AEC-Q100

2.AEC-Q100標(biāo)準(zhǔn)測試內(nèi)容

3.AEC-Q100適用范圍

4.AEC-Q100認(rèn)證流程

1.什么是AEC-Q100

汽車電子協(xié)會AEC（Automotive Electronics Council）由克萊斯勒、福特和通用汽車等公司發(fā)起，并于1994年創(chuàng)立。

AEC-Q100則是汽車電子協(xié)會AEC制定的第一個(gè)車規(guī)級芯片驗(yàn)證標(biāo)準(zhǔn)。其全稱為：Failure Mechanism based Stress Test Qualification For Integrated Circuits，基于失效機(jī)制的集成電路應(yīng)力測試標(biāo)準(zhǔn)。

 AEC-Q100主要針對車載應(yīng)用的集成電路IC產(chǎn)品（Integrated Circuits）所設(shè)計(jì)，是一套應(yīng)力測試標(biāo)準(zhǔn)，旨在通過嚴(yán)格的測試流程，確保芯片在復(fù)雜多變的汽車環(huán)境下具備高可靠性、高安全性和高穩(wěn)定性。

Q100的初版在1994年6月提交給了所有的IC供應(yīng)商，當(dāng)前最新版本為2023年8月11日發(fā)布的AEC-Q100-REV-J版本。

2.AEC-Q100測試內(nèi)容

AEC-Q100除了AEC-Q100-REV-J這個(gè)主標(biāo)準(zhǔn)（base document）外，還有10個(gè)分標(biāo)準(zhǔn)，分別是：

2.1、AEC-Q100-001-Rev-C: Wire Bond Shear Test封裝打線強(qiáng)度試驗(yàn)

芯片進(jìn)行封裝時(shí)，需要利用金屬線材，將芯片（Chip）及導(dǎo)線架（Lead frame）做連接，由于封裝時(shí)，可能有強(qiáng)度不足與污染的風(fēng)險(xiǎn)。此試驗(yàn)的目的，即為藉由打線拉力（Wire Bond Ppull）與推力（Wire Bond Shear）來驗(yàn)證結(jié)合能力，確保其封裝可抵抗外在應(yīng)力。

2.2AEC-Q100-002-Rev-E: Human Body Model (HBM) Electrostatic Discharge Test人體模型（HBM）靜電放電測試

 HBM測試模擬了人體通過接觸或近距離放電到IC上的情況。在測試中，使用標(biāo)準(zhǔn)化的電荷傳遞模型和波形，以評估IC在不同電荷水平下的耐受能力。

放電電流的大小和波形是HBM測試的重要評估指標(biāo)。放電電流的大小通過測量電路模型中的電阻兩端的電壓來計(jì)算，而放電電流的波形則通過示波器來觀測。測試時(shí)需要進(jìn)行多次放電，以獲得放電電流的統(tǒng)計(jì)數(shù)據(jù)，從而評估器件的靜電放電敏感度。

2.3、AEC-Q100-004-Rev-D: IC Latch-Up Test集成電路閂鎖效應(yīng)測試

閂鎖效應(yīng)是指在集成電路中，由于兩個(gè)相反極性的晶體管（PNP和NPN）形成一個(gè)正反饋回路，導(dǎo)致電路失去控制，出現(xiàn)異常電流流過的現(xiàn)象。這種異常電流可能會損壞芯片或?qū)е码娐饭δ苁?。閂鎖效應(yīng)通常發(fā)生在CMOS集成電路中，特別是當(dāng)電路設(shè)計(jì)密度較高、電壓或電流的瞬間變化較大時(shí)。        IC Latch-Up Test的主要目的是驗(yàn)證集成電路在特定應(yīng)力條件下是否會發(fā)生閂鎖效應(yīng)。通過測試，可以評估集成電路的可靠性，并確保其在實(shí)際應(yīng)用中能夠穩(wěn)定運(yùn)行。

2.4、AEC-Q100-005-Rev-D1: Non-Volatile Memory Program/Erase Endurance,Data Retention,and Operational Life Test非易失性存儲器程序/擦除耐久性，數(shù)據(jù)保留和操作壽命測試

2.4.1、程序/擦除耐久性測試（Endurance Test）的目的是評估非易失性存儲器NVM在連續(xù)多次數(shù)據(jù)重寫（編程/擦除循環(huán)）后的性能穩(wěn)定性。

測試方法：
        （a）對NVM的指定地址進(jìn)行反復(fù)的置位/復(fù)位操作，執(zhí)行一定數(shù)量的操作循環(huán)；
         （b）每個(gè)循環(huán)包括寫入和擦除兩個(gè)操作，寫入操作使用芯片規(guī)范的寫入脈沖電壓和持續(xù)時(shí)間，擦除操作使用芯片規(guī)范的擦除脈沖電壓和持續(xù)時(shí)間；
         （c）在操作循環(huán)執(zhí)行到一定次數(shù)時(shí)（如10?次、10?次等），對每個(gè)存儲單元測量其電阻值或讀取狀態(tài)，并與初始值進(jìn)行比較。
評估標(biāo)準(zhǔn)：
        存儲單元的電阻值或讀取狀態(tài)在多次循環(huán)后應(yīng)保持穩(wěn)定不變。       成功執(zhí)行寫入/擦除循環(huán)的次數(shù)越多，表明NVM的耐久性越好。

2.4.2

數(shù)據(jù)保留測試（Data Retention Test）的目的是評估NVM在長時(shí)間未進(jìn)行讀寫操作后，存儲單元保持?jǐn)?shù)據(jù)的能力。
測試方法：
        （a）將NVM的所有存儲單元置為特定狀態(tài)（如全部置為1或0）；
         （b）在規(guī)定的時(shí)間內(nèi)（如室溫下保存500小時(shí)、高溫下保存100小時(shí)或更短時(shí)間等），定期對存儲單元進(jìn)行讀操作，記錄讀取電壓、讀取電流以及讀取狀態(tài)。
評估標(biāo)準(zhǔn)：
       存儲單元的讀取電壓、讀取電流以及讀取狀態(tài)在長時(shí)間內(nèi)應(yīng)保持穩(wěn)定不變。        出現(xiàn)明顯變化（如讀取電流、電壓變化超過一定閾值）的存儲單元數(shù)量越少，表明NVM的數(shù)據(jù)保留能力越強(qiáng)。

2.4.3、操作壽命測試（Operational Life Test）的目的是綜合評估NVM在實(shí)際使用過程中的性能穩(wěn)定性和壽命。
測試方法：
       （a） 模擬NVM在實(shí)際應(yīng)用中的讀寫操作模式，進(jìn)行一定次數(shù)的讀寫循環(huán)；
        （b）在測試過程中，定期監(jiān)測NVM的性能指標(biāo)（如讀寫速度、功耗、錯(cuò)誤率等）。
評估標(biāo)準(zhǔn)：
        NVM的性能指標(biāo)在測試過程中應(yīng)保持穩(wěn)定或逐漸降低，但不應(yīng)超出可接受范圍。
       達(dá)到預(yù)定測試次數(shù)（如10?次讀寫循環(huán)）后，NVM仍能正常工作的比例越高，表明其操作壽命越長。

2.5、AEC-Q100-007-Rev-B: Fault Simulation and Test Grading故障模擬和測試分級

故障模擬（Fault Simulation）是研究集成電路中相互作用參數(shù)之間關(guān)系的一種模擬過程，它定義了產(chǎn)品故障分級流程，并指定了被測器件的生產(chǎn)制造測試程序必須能夠識別到的故障級別（不包括參數(shù)故障）。故障模擬的目的是使用當(dāng)前的故障模擬模型開發(fā)，針對產(chǎn)品各功能模塊的最佳故障覆蓋率方案，以便最小化識別缺陷并向最終用戶報(bào)告故障測試覆蓋率程度。
        測試分級（Test Grading）適用于所有數(shù)字電路，包括混合信號和線性電路的數(shù)字部分，但不適用于電路的線性部分。它涵蓋了建模和邏輯仿真要求，假設(shè)的故障模型和故障模擬要求，以及評估和報(bào)告測試覆蓋率必須遵循的程序。
        在進(jìn)行故障模擬和測試分級時(shí)，需要考慮到故障模型的質(zhì)量，即故障模型是否充分模擬了制造過程中缺陷的影響，以及環(huán)境缺陷激活條件，即某些缺陷僅在某些激活條件（電壓、溫度、頻率）下表現(xiàn)出來。        通過故障模擬，可以識別出潛在的故障點(diǎn)，并通過測試分級來評估這些故障點(diǎn)對整體電路的影響，從而采取相應(yīng)的措施來提高電路的可靠性和穩(wěn)定性。

2.6、AEC-Q100-008-Rev-A: Early Life Failure Rate (ELFR）生命早期故障（ELFR）

ELFR主要用于衡量產(chǎn)品在投入使用的初期階段（如幾個(gè)月內(nèi)）的可靠性表現(xiàn)。通過ELFR測試，可以識別并排除由于制造工藝、設(shè)計(jì)缺陷或材料問題導(dǎo)致的早期失效產(chǎn)品，從而提高整體產(chǎn)品的質(zhì)量和可靠性。
ELFR測試方法：
        （a）樣本選擇：通常需要從至少三個(gè)不連續(xù)的產(chǎn)品批次中抽取樣本進(jìn)行測試，以確保測試結(jié)果的代表性；
        （b）測試條件：測試環(huán)境通常包括高溫、高電壓等加速應(yīng)力條件，以模擬產(chǎn)品在實(shí)際使用中的惡劣環(huán)境。測試時(shí)間根據(jù)具體產(chǎn)品的特點(diǎn)而定，但通常在48小時(shí)至168小時(shí)之間。
        （c）測試過程：在測試期間，對被測產(chǎn)品施加最大工作電壓（比額定工作電壓高5%~10%），并監(jiān)測其電氣性能。測試結(jié)束后，在室溫下進(jìn)行電氣測試以評估產(chǎn)品的性能是否滿足要求。
         ELFR的評估標(biāo)準(zhǔn)通常是“0失效”，即所有被測產(chǎn)品在測試期間均不應(yīng)出現(xiàn)故障。如果出現(xiàn)故障，則需要采取糾正措施，如改變加工工藝、設(shè)計(jì)或采用更嚴(yán)格的老化設(shè)計(jì)等。

2.7、AEC-Q100-009-Rev-B: Electrical Distribution Assessment電分配

電分配要在室內(nèi)、熱、冷三種溫度下進(jìn)行測試。

本試驗(yàn)方法的目的是定義獲得集成電路上電參數(shù)的表征、電分布和參數(shù)位移數(shù)據(jù)的方法。該方法的目的是評估零件在正常工藝變化、時(shí)間和/或預(yù)期應(yīng)用環(huán)境(例如，工作溫度范圍、電壓等)下在規(guī)范參數(shù)范圍內(nèi)的功能。

電分配測試：在給定的溫度、頻率和電壓下，從正常批量產(chǎn)品中的隨機(jī)提取的樣品來進(jìn)行電氣參數(shù)的統(tǒng)計(jì)分布，以確定器件滿足客戶規(guī)范或供應(yīng)商規(guī)格書中參數(shù)要求的能力。

2.8、AEC-Q100-010-Rev-A: Solder Ball Shear Test焊球剪切試驗(yàn)

焊球剪切試驗(yàn)的主要目的是通過模擬實(shí)際工作條件下對焊接焊球施加的剪切力，來評估焊球與基板或封裝之間的連接強(qiáng)度和質(zhì)量。

（a）將測試樣品放在干凈的電路板或陶瓷片上，焊錫球朝上。使用回流爐或紅外回流對樣品進(jìn)行加熱預(yù)處理，回流峰值溫度為220+5 /-0 °C，回流曲線按照J(rèn)-STD-020定義(不需要潮濕暴露)。

（b）讓樣品冷卻到室溫(22±3°C）。

（c）將試樣安裝在剪切測試儀上，剪切臂放置在球高度的1/3處，且不接觸基板表面，如下圖所示，以恒定的剪切速率0.28 ~ 0.50 mm/s剪切球。記錄抗剪強(qiáng)度。

（d）使用放大率不低于40倍的顯微鏡，檢查并記錄球分離模式。

2.9、AEC-Q100-011-Rev-D: Charged Device Model (CDM) Electrostatic Discharge Test帶電器件模型（CDM）靜電放電測試

CDM測試模擬的是電子元件在制造、運(yùn)輸或處理過程中因摩擦或其他因素而積累靜電，并在隨后與地或其他導(dǎo)體接觸時(shí)迅速放電的現(xiàn)象，這種放電現(xiàn)象具有電流上升時(shí)間短、峰值電流高的特點(diǎn)。測試步驟如下：

（a）將待測IC放置在測試臺上，并確保其引腳與測試設(shè)備的Pogo pin正確接觸。
     （b）設(shè)置測試參數(shù)，包括充電電壓、放電波形等，根據(jù)所選的測試標(biāo)準(zhǔn)進(jìn)行調(diào)整。
  （c）啟動測試設(shè)備，對待測IC進(jìn)行充電，使其內(nèi)部積累靜電。
    （d）當(dāng)待測IC的引腳與接地導(dǎo)體接觸時(shí)，觸發(fā)放電事件，并記錄放電波形和參數(shù)。        （e）對測試結(jié)果進(jìn)行分析，評估待測IC在靜電放電條件下的敏感度和可靠性。

2.10

AEC-Q100-012-Rev-: Short Circuit Reliability Characterization of Smart Power Devices for 12V Systems 12V系統(tǒng)智能功率器件的短路可靠性測試

本規(guī)范的目的是驗(yàn)證在持續(xù)短路條件下產(chǎn)品“保護(hù)”功能的工作可靠性。

 與短路操作有關(guān)的故障可能以兩種方式發(fā)生:

（i）器件無法關(guān)閉(電氣短路)

（ii） 器件無法開機(jī)(開路)

測試過程必須確保檢測到兩種失效模式。當(dāng)檢測到器件故障時(shí)，必須小心避免器件故障影響或損壞其他被測器件。

短路應(yīng)力會導(dǎo)致被測器件物理性能的退化，從而導(dǎo)致電參數(shù)(如導(dǎo)通電阻)的偏移。因此，當(dāng)常規(guī)(開/短路)故障無法在合理的測試時(shí)間內(nèi)觀察到時(shí)，超出規(guī)定限度的電氣參數(shù)漂移可以用作替代失效準(zhǔn)則。

每批次需要10個(gè)樣品，來自三個(gè)不同的批次。測試通過的標(biāo)準(zhǔn)為：測試過程中不允許有任何失效發(fā)生。

3.AEC-Q100適用范圍

AEC-Q100認(rèn)證是芯片產(chǎn)品應(yīng)用于汽車領(lǐng)域的基本門檻。獲得該認(rèn)證意味著芯片產(chǎn)品已經(jīng)通過了嚴(yán)格的測試和鑒定，符合汽車電子系統(tǒng)的可靠性要求。

AEC-Q100標(biāo)準(zhǔn)適用于單顆IC芯片，包括但不限于MCU芯片、MPU芯片、存儲類芯片、計(jì)算類芯片、安全類芯片、LED類驅(qū)動芯片、電源芯片、運(yùn)算放大器、比較器、感知用模擬芯片、通信類芯片等。
     這些芯片通常被廣泛應(yīng)用于汽車電子系統(tǒng)中，如發(fā)動機(jī)控制、車身控制、安全系統(tǒng)、信息娛樂系統(tǒng)、智能駕駛系統(tǒng)等。

AEC-Q100測試項(xiàng)目共計(jì)41項(xiàng)，分為多個(gè)群組，包括加速環(huán)境應(yīng)力測試、加速生命周期模擬測試、封裝組裝完整性測試、芯片制造可靠性測試、電性驗(yàn)證測試、缺陷篩選測試和腔體封裝完整性測試等。

 這些測試項(xiàng)目涵蓋了芯片產(chǎn)品的多個(gè)方面，從環(huán)境適應(yīng)性、生命周期模擬到封裝和制造可靠性等，以確保芯片產(chǎn)品在實(shí)際應(yīng)用中的穩(wěn)定性和可靠性。

4.AEC-Q100認(rèn)證流程

下圖詳細(xì)展示了AEC-Q100認(rèn)證的整個(gè)流程，從了解標(biāo)準(zhǔn)與要求開始，到準(zhǔn)備測試樣品與文檔，提交材料，執(zhí)行測試，審核測試報(bào)告，直到最終獲得認(rèn)證證書或進(jìn)行整改并重新測試。

認(rèn)證的關(guān)鍵步驟包括：        

了解標(biāo)準(zhǔn)與要求： 申請方需要詳細(xì)了解AEC-Q100認(rèn)證的標(biāo)準(zhǔn)和要求，確保產(chǎn)品符合相關(guān)規(guī)范。這包括熟悉測試項(xiàng)目、測試方法和合格標(biāo)準(zhǔn)等。

制定測試計(jì)劃： 根據(jù)產(chǎn)品特點(diǎn)和認(rèn)證要求，制定詳細(xì)的測試計(jì)劃和方案。測試計(jì)劃應(yīng)明確測試項(xiàng)目、測試方法、測試設(shè)備、測試條件以及測試人員等關(guān)鍵要素。
      實(shí)施測試： 按照測試計(jì)劃，在認(rèn)證機(jī)構(gòu)或認(rèn)可的實(shí)驗(yàn)室進(jìn)行各項(xiàng)測試。測試過程中應(yīng)確保測試結(jié)果的準(zhǔn)確性和可靠性，同時(shí)記錄測試數(shù)據(jù)和結(jié)果以備后續(xù)審查。
     提交申請與審核： 完成測試后，向認(rèn)證機(jī)構(gòu)提交測試報(bào)告和申請材料。申請材料通常包括產(chǎn)品說明書、技術(shù)資料、測試數(shù)據(jù)等。認(rèn)證機(jī)構(gòu)將對申請材料進(jìn)行審核和評估，確保產(chǎn)品符合AEC-Q100認(rèn)證的標(biāo)準(zhǔn)和要求。
       獲得認(rèn)證： 如果產(chǎn)品符合AEC-Q100認(rèn)證的標(biāo)準(zhǔn)和要求，認(rèn)證機(jī)構(gòu)將頒發(fā)AEC-Q100認(rèn)證證書給申請方。認(rèn)證證書是證明產(chǎn)品質(zhì)量和可靠性的權(quán)威憑證，有助于提升產(chǎn)品在汽車市場上的競爭力。

國內(nèi)的廣電計(jì)量、廣東優(yōu)科檢測認(rèn)證有限公司、蘇試宜特、SGS半導(dǎo)體及可靠性實(shí)驗(yàn)室均具備中國合格評定國家認(rèn)可委員會（CNAS）認(rèn)證的AEC-Q100測試資質(zhì)。